인공지능 디지털 시스템반도체 R&D 설계 인력 양성 과정 훈련생 모집 (2기)

Synopsys Front-End 솔루션을 활용한 고정밀 RTL 설계 및 32nm 공정 기반의 논리 합성 실무 역량 내재화: 현업에서 가장 널리 쓰이는 Verilog HDL을 활용하여 복잡한 디지털 로직을 설계하고, Synopsys Design Compiler를 통해 최적화된 게이트 레벨 네트리스트를 생성하는 전 과정을 심도 있게 학습합니다.

Synopsys EDA 툴 기반의 디지털 반도체 BE 설계 및 레이아웃 최적화를 통한 Physical Design 전 공정 마스터: Floorplan부터 Place & Route, Clock Tree Synthesis(CTS)를 거쳐 타이밍 클로저(Timing Closure)를 달성하는 하이엔드 설계 기법을 습득하고, 실제 칩 제작이 가능한 수준의 물리적 설계를 완수합니다.

Synopsys TCAD를 활용한 차세대 CMOS 소자 최적화 및 뉴로모픽 메모리 아키텍처 시뮬레이션 및 분석: 반도체 소자의 물리적 특성을 이해하고, TCAD 툴을 이용해 나노미터급 소자 공정을 시뮬레이션합니다. 특히 차세대 지능형 반도체의 핵심인 뉴로모픽 메모리 소자의 설계 인프라를 학습하여 미래 기술 대응력을 높입니다.

Cadence Virtuoso 및 Spice를 이용한 고성능 아날로그/혼성신호 IC 설계 및 레이아웃 실무 최적화: 업계 표준인 Cadence 툴을 활용하여 증폭기(Amplifier) 등 필수 아날로그 회로를 설계합니다. 회로의 물리적 배치인 레이아웃 실습을 통해 기생 성분을 최소화하고 칩 성능을 극대화하는 노하우를 습득합니다.

Xilinx Vivado 기반의 RTL 설계 응용 및 SoC 아키텍처 최적화 역량 확보: FPGA 환경에서 실제 SoC 시스템이 구동되는 메커니즘을 심도 있게 이해하고, 아키텍처 설계의 기초부터 시스템 통합 및 검증까지의 과정을 실습합니다. 하드웨어와 소프트웨어의 유기적인 결합을 통해 최적화된 시스템 온 칩(SoC)을 설계하고, 실제 보드 상에서 동작을 검증하는 실무 기술을 마스터합니다.

32nm 미세 공정 라이브러리를 활용한 ORCA(Open RISC Architecture) 기반 프로세서 Full-Flow 설계: 오픈 소스 RISC 아키텍처인 ORCA를 바탕으로 실제 칩 제작이 가능한 수준의 프로세서를 설계합니다. RTL 설계부터 Synopsys 툴을 이용한 논리 합성, 물리적 설계(Physical Design) 및 최종 Sign-off까지 반도체 설계의 전 과정을 수행하며, 32nm 공정 환경에서의 타이밍 클로저와 전력 최적화 실무를 완벽히 체득합니다.

CISC 아키텍처 기반 CPU Core 설계와 주변 장치(Peripherals) 간의 시스템 통합 및 최적화: 복잡한 명령어 세트를 처리하는 CISC 프로세서를 설계하고, 메모리 및 I/O 인터페이스와의 유기적인 시스템 통합을 실습합니다. 하드웨어 설계의 꽃이라 불리는 CPU 전체 동작 사이클을 구현함으로써, 저수준(Low-level) 제어부터 고수준 시스템 설계까지 아우르는 최상위 엔지니어 역량을 확보합니다.

반도체 공정 및 품질 관리 실무 검증과 프로젝트 결과물 발표를 통한 전문가 피드백 및 평가: 실제 제작 가능한 수준으로 완성된 프로젝트 포트폴리오를 발표하고 전문가의 평가를 받습니다. 반도체 양산 공정과 품질 관리의 핵심 이슈를 정리하며 실무형 인재로서의 최종 검증을 마칩니다.